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科目名：　デジタル回路�U （英文科目名：Digital Circuits II）

１単位　選択　電子制御工学科 5年　後期　【旧カリ】

担当教官：西野　聰（居室：電子制御工学科棟４階）Tel: 0285-20-2262 E-mail: nishino@oyama-ct.ac.jp

授業目的：

1.論理回路設計言語の標準であるVerilog-HDLを学習する。

2.Verilog-HDLによる設計の実習を通して現在のデジタルLSIの設計手法を体験する。

3.Verilog-HDLの文法を調査発表することで、文献内容をまとめ発表する能力を養う。

達成目標：

1.Verilog-HDLの基本文法が説明できる。

2.Verilog-HDLにより基本論理回路が記述できる。

3.Verilog-HDLを使用してLSIを設計できる基礎力が身に付く。

4.Verilog-HDLにより、簡単な回路設計とシミュレーションができる。

技術者教育プログラムの学習・教育目標：(A),(B),(C),(D)

JABEE基準１の(1)との関係：(d),(g)

教科書：使用せず。適時プリントを配布。

参考書：

1.深山、北川、鈴木「HDLによるVLSI設計・第2版」共立出版（2002）

2.並木、前田、宮尾「実用入門・ディジタル回路とVerilog-HDL」技術評論社（2000）

授業内容：

1.Verilog-HDLの文法の調査学習とその発表会-(6週)

2.Verilog-HDLによる回路設計の実習-(2週)

3.Verilog-HDLによる論理合成の実習-(2週)

4.Verilog-HDLによるシミュレーションの実習-(5週)

評価方法：

1.期末試験(30％)

2．実習の達成度(70％)と調査発表の結果で行う。

連絡事項：

1.授業は調査発表→実習のくり返し行う

2.実習が授業時間の80％となる。

3.実習は当研究室の学生が取りまとめる。場所は電子計算機室で行う。

4期末試験は30分で行い、筆記用具以外の持ち込みは禁止とする。