科目名	デジタル工学		英語科目名	Digital technology
開講年度・学期	平成１８年度・前期		対象学科・専攻・学年	電子制御工学科　５年
授業形態	講　義		必修or選択	選択
単位数	２単位		単位種類	履修単位（３０ｈ）
担当教員	西野　聰		居室（もしくは所属）	電子制御工学科4階
電話	0285-20-2262		E-mail	nishino@oyama-ct.ac.jp
授業の達成目標
授業目的： 1.論理回路設計言語の標準であるVerilog-HDLを学習する。 2.Verilog-HDLによる設計の実習を通して現在のデジタルLSIの設計手法を体験する。 3.Verilog-HDLの文法を調査発表することで、文献内容をまとめ発表する能力を養う。 達成目標： 1.Verilog-HDLの基本文法が説明できる。 2.Verilog-HDLにより基本論理回路が記述できる。 3.Verilog-HDLを使用してLSIを設計できる基礎力が身に付く。 4.Verilog-HDLにより、簡単な回路設計とシミュレーションができる。
各達成目標に対する達成度の具体的な評価方法
下記により行う。
評価方法
評価方法： 1.期末試験(50％) 2.実習の達成度(50％) ただし実習の達成度が70％未満のものについては評価の対象にしない。
授業内容
授業内容： 1.Verilog-HDLの文法の調査学習とその発表会-(6週) 2.Verilog-HDLによる回路設計の実習-(2週) 3.Verilog-HDLによる論理合成の実習-(2週) 4.Verilog-HDLによるシミュレーションの実習-(5週)
キーワード
教科書	教科書：使用しない。適時プリントを配布。
参考書	参考書： 1.深山、北川、鈴木「HDLによるVLSI設計・第2版」共立出版（2002） 2.並木、前田、宮尾「実用入門・ディジタル回路とVerilog-HDL」技術評論社（2000）
小山高専の教育方針�@〜�Eとの対応		�B　�D
技術者教育プログラムの学習・教育目標
（Ｂ−３）　（Ｃ−１）　（Ｅ−２）
JABEE基準１の（１）との関係			ｄ(1)、ｄ(2-ａ)、e
カリキュラム中の位置づけ
前年度までの関連科目			論理回路I,II
現学年の関連科目
次年度以降の関連科目			特になし
連絡事項
連絡事項： 1.授業は講義→実習のくり返しで行うので実験室で行う。 2.授業時間の70％が実習となる。 3.期末試験は50分で行い、筆記用具以外の持ち込みは禁止とする。
シラバス作成年月日：平成18年4月1日