科目名 |
デジタル工学 |
英語科目名 |
Digital
cuircuit |
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開講年度・学期 |
平成19年度・後期 |
対象学科・専攻・学年 |
5年 |
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授業形態 |
講義 |
必修or選択 |
選択 |
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単位数 |
2単位 |
単位種類 |
学修単位(15+30)h |
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担当教員 |
西野 聰 |
居室(もしくは所属) |
電子制御棟4階 |
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電話 |
0285-20-2262 |
E-mail |
nishino @oyama-ct.ac.jp |
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授業の達成目標 |
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授業目的: 1.論理理回路設計言語の標準であるVerilog-HDLを学習する。 2.Verilog-HDLによる設計の実習を通して現在のデジタルLSIの設計手法を体験する。 3.Verilog-HDLの文法を調査発表することで、文献内容をまとめ発表する能力を養う。 達成目標 1.Verilog-HDLの基本文法が説明できる。 2.Verilog-HDLにより基本論理回路が記述できる 3.Verilog-HDLを使用してLSIを設計できる基礎力が身に付く。 4.Verilog-HDLにより、簡単な回路設計とシミュレーションができる。 |
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各達成目標に対する達成度の具体的な評価方法 |
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達成目標1〜4:試験での関連問題について60%以上の成績で達成とする。 |
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評価方法 |
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1.期末試験(60%) 2.実習の達成度(40%)と調査発表の結果で行う。 試験における参考書、コピー、携帯電話、電卓、ノート、メモ等の持ち込みは不可。 |
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授業内容 |
授業内容に対する自宅学習項目 |
自宅学習時間 (時間) |
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1.Verilog-HDLの文法の調査学習とその発表会 |
Verilog-HDLとVHDLの違い |
4 |
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2.Verilog-HDLの文法の調査学習とその発表会 |
モジュール記述と構造について |
4 |
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3.Verilog-HDLの文法の調査学習とその発表会 |
各宣言について |
4 |
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4.Verilog-HDLの文法の調査学習とその発表会 |
Functionについて |
4 |
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5.Verilog-HDLの文法の調査学習とその発表会 |
If文の使用法 |
4 |
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6.Verilog-HDLの文法の調査学習とその発表会 |
case文の使用法 |
4 |
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7.Verilog-HDLによる回路設計の実習-(2週) |
Always,
define文の使用法 |
4 |
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(後期中間試験) |
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8.Verilog-HDLによる回路設計の実習-(2週) |
8ビット乗算器 |
4 |
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9.Verilog-HDLによる論理合成の実習-(4週) |
8ビット加算器と減算器 |
4 |
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10.Verilog-HDLによる論理合成の実習-(4週) |
同期式カウンタ |
4 |
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11.Verilog-HDLによる論理合成の実習-(4週) |
8ビット比較器 |
4 |
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12.Verilog-HDLによる論理合成の実習 |
除算器 |
4 |
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13.Verilog-HDLによるシミュレーションの実習 |
マルチプレクサ |
4 |
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14.Verilog-HDLによるシミュレーションの実習 |
減算カウンタ |
4 |
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15.Verilog-HDLによるシミュレーションの実習 |
機能記述の構造記 |
4 |
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(後期期末試験) |
自宅学習時間合計 |
60 |
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キーワード |
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教科書 |
使用せず。適時プリントを配布。 |
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参考書 |
1.深山、北川、鈴木「HDLによるVLSI設計・第2版」共立出版(2002) 2.並木、前田、宮尾「実用入門・ディジタル回路とVerilog-HDL」技術評論社(2000) |
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小山高専の教育方針@〜Eとの対応 |
@ A |
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技術者教育プログラムの学習・教育目標 |
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(B−3) (C−1) |
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JABEE基準1の(1)との関係 |
(b)(d(1))(e) |
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カリキュラム中の位置づけ |
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前年度までの関連科目 |
論理回路I、II |
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現学年の関連科目 |
情報工学 |
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次年度以降の関連科目 |
電子回路特論 |
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連絡事項 |
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1.授業は調査発表→実習のくり返し行う 2.発表会と実習が授業時間の80%となる。 3.実習は当研究室の学生が取りまとめる。場所は電子計算機室等で行う。 4.期末試験は30分で行い、筆記用具以外の持ち込みは禁止とする。 |
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シラバス作成年月日:平成19年4月26日 |
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