科目名	デジタル工学	英語科目名	Digital technology
開講年度・学期	平成２０年度・前期	対象学科・専攻・学年	電子制御工学科　５年
授業形態	講　義	必修or選択	選択
単位数	２単位	単位種類	履修単位（３０ｈ）
担当教員	西野　聰	居室（もしくは所属）	電子制御工学科4階
電話	0285-20-2262	E-mail	nishino＠　oyama-ct.ac.jp
授業の達成目標
授業目的： 1.論理回路設計言語の標準であるVerilog-HDLを学習する。 2.Verilog-HDLによる設計の実習を通して現在のデジタルLSIの設計手法を体験する。 3.Verilog-HDLの文法を調査発表することで、文献内容をまとめ発表する能力を養う。 達成目標： 1.Verilog-HDLの基本文法が説明できる。 2.Verilog-HDLにより基本論理回路が記述できる。 3.Verilog-HDLを使用してLSIを設計できる基礎力が身に付く。 4.Verilog-HDLにより、簡単な回路設計とシミュレーションができる。
各達成目標に対する達成度の具体的な評価方法
試験での評点(下記1,2の割合)が60%以上で達成とする。
評価方法
1.期末試験(60％) 2．実習の達成度(40％)と調査発表の結果で行う。 試験における参考書、コピー、携帯電話、電卓、ノート、メモ等の持ち込みは不可。
授業内容		授業内容に対する自学自習項目		自学自習時間
１．Verilog-HDLの文法の調査学習とその発表会		Verilog-HDLとVHDLの違い		４
２．Verilog-HDLの文法の調査学習とその発表会		モジュール記述と構造について		４
３．Verilog-HDLの文法の調査学習とその発表会		各宣言について		４
４．Verilog-HDLの文法の調査学習とその発表会		Functionについて		４
５．Verilog-HDLの文法の調査学習とその発表会		If文の使用法		４
６．Verilog-HDLの文法の調査学習とその発表会		case文の使用法		４
７．Verilog-HDLによる回路設計の実習-(2週)		Always, define文の使用法		４
（前期中間試験）
８．Verilog-HDLによる回路設計の実習-(2週)		8ビット乗算器		４
９．Verilog-HDLによる論理合成の実習-(4週)		8ビット加算器と減算器		４
10．Verilog-HDLによる論理合成の実習-(4週)		同期式カウンタ		４
11．Verilog-HDLによる論理合成の実習-(4週)		8ビット比較器		４
12．Verilog-HDLによる論理合成の実習		除算器		４
13．Verilog-HDLによるシミュレーションの実習		マルチプレクサ		４
14．Verilog-HDLによるシミュレーションの実習		減算カウンタ		４
15．Verilog-HDLによるシミュレーションの実習		機能記述の構造記述		４
（前期期末試験）		自宅学習時間合計		６０
キーワード
教科書	教科書：使用しない。適時プリントを配布。
参考書	1.深山、北川、鈴木「HDLによるVLSI設計・第2版」共立出版（2002） 2.並木、前田、宮尾「実用入門・ディジタル回路とVerilog-HDL」技術評論社（2000）
小山高専の教育方針�@〜�Eとの対応		�@　�A
技術者教育プログラムの学習・教育目標
（Ｂ−３）　（Ｃ−１）
JABEE基準１の（１）との関係		(b)(d)(e)
カリキュラム中の位置づけ
前年度までの関連科目		論理回路I、II
現学年の関連科目		情報工学
次年度以降の関連科目		電子回路特論
連絡事項
1.授業は調査発表→実習のくり返し行う 2.発表会と実習が授業時間の80％となる。 3.実習は当研究室の学生が取りまとめる。場所は電子計算機室等で行う。 4期末試験は30分で行い、筆記用具以外の持ち込みは禁止とする。
シラバス作成年月日	平成20年2月29日