科目名	集積回路設計	英語科目名		Integrated Circuits Design
開講年度・学期	平成18年度・通期	対象学科・専攻・学年		電気情報工学科5年
授業形態	講義	必修or選択		選択
単位数	2単位	単位種類		履修単位（30時間単位）
担当教員	今成一雄	居室（もしくは所属）		電気・物質棟2階
電話	0285-20-2232	E-mail		imanari@oyama-ct.ac.jp
授業の達成目標
１．HDL の文法が理解できる。 ２．HDL で記述された回路の動作（記述内容）が理解・説明できる。 　３．HDL で論理回路を設計できる。
各達成目標に対する達成度の具体的な評価方法
１〜３．中間試験・期末試験において60 % 以上の成績で評価する。 １〜３．講義中の演習・口頭試問の内容を設定水準で評価する。 １〜３．講義中の質問とその内容を設定水準で評価する。
評価方法
評価は下記項目の加重平均によって行う。 　（　前期　） １．中間試験 (45 %) ２．期末試験 (45 %) ３．演習問題や課題の解答内容 (10 %) （　後期　） 回路設計コンテスト 報告書 (50 %) プレゼンテーション (50 %)
授業内容			授業内容に対する予習項目
（　前期　） １．ガイダンス （0.5週） ２．ディジタル回路設計事始め （1.5週） ３．Verilog-HDL 基本文法 （2週） 前期中間試験 （1週） ４．回路記述　基礎編 （2週） ５．回路記述　組合せ回路編 （4週） ６．回路記述　順序回路編 （4週） 前期期末試験 （　後期　） ７．回路記述　応用編 （5週） ８．回路設計コンテスト　�T （5週） ９．回路設計コンテスト　�U （5週）			１．教科書の授業内容部分の精読 ２．教科書の授業内容部分の精読 ３．教科書の授業内容部分の精読 ４．教科書の授業内容部分の精読 ５．教科書の授業内容部分の精読 ６．教科書の授業内容部分の精読 ７．教科書の授業内容部分の精読 ８．教科書の授業内容部分の精読 ９．教科書の授業内容部分の精読
キーワード	HDL、VHDL、Verilog-HDL、論理合成、
教科書	小林　優「Design Wave Basic 改訂 入門Verilog HDL記述」CQ出版(2004)
参考書	森岡澄夫「Design Wave Book HDLによる高性能ディジタル回路設計」CQ出版(2004)
技術者教育プログラムの学習・教育目標
（A-1）科学や工学の基本原理や法則を身につける。 （A-2）基礎知識を専門工学分野の問題に応用して解ける。
JABEE基準１の（１）との関係		(d(1-�A)), (d(2-a))
カリキュラム中の位置づけ
前年度までの関連科目		情報工学�T・�U・�V、電子計算機、情報工学実験
現学年の関連科目		情報工学実験、卒業研究
次年度以降の関連科目		なし
連絡事項
１．講義を中心として、適宜課題を与える。 　２．口頭試問を行い、学習の達成度を知らせる。 　３．理解困難な点は随時学習相談に応じる。電子メールでも受け付ける。 　４．欠席等により授業内容を理解できなかった場合の責任は当人に求め、授業内容の欠損部分は本人の自習等による獲得を強く求める。
シラバス作成年月日：平成18年2月7日（平成18年3月31日 訂正）