科目名	集積回路設計		英語科目名	Integrated Circuits Design
開講年度・学期	平成１９年度・通期		対象学科・専攻・学年	電気情報工学科５年
授業形態	講義		必修or選択	選択
単位数	２単位		単位種類	履修単位（３０ｈ）
担当教員	今成一雄		居室（もしくは所属）	電気・物質棟2階
電話	0285-20-2232		E-mail	imanari＠oyama-ct.ac.jp
授業の達成目標
１．Verilog HDL の文法が理解できる。 ２．Verilog HDL で記述された回路の動作（記述内容）が理解・説明できる。 　３．Verilog HDL で論理回路を設計できる。
各達成目標に対する達成度の具体的な評価方法
１〜３．中間試験・期末試験において60 % 以上の成績で評価する。 １〜３．講義中の演習・口頭試問の内容を設定水準で評価する。 １〜３．講義中の質問とその内容を設定水準で評価する。
評価方法
評価は下記項目の加重平均によって行う。 　（　前期　） １．中間試験                             (45 %) ２．期末試験                            (45 %) ３．演習問題や課題の解答内容             (10 %) （　後期　） 回路設計コンテスト 報告書                (60 %) プレゼンテーション   (40 %)
授業内容
１． ガイダンス
２． ディジタル回路設計事始め
３． Verilog-HDL 基本文法１
４． Verilog-HDL 基本文法２
５． 回路記述　基礎編１
６． 回路記述　基礎編２
７． 前期中間試験
８． 回路記述　組合せ回路編１
９． 回路記述　組合せ回路編２
10． 回路記述　組合せ回路編３
11． 回路記述　組合せ回路編４
12． 回路記述　順序回路編１
13． 回路記述　順序回路編２
14． 回路記述　順序回路編３
15． 回路記述　順序回路編４
（前期期末試験）
16． 回路記述　応用編　１
17． 回路記述　応用編　２
18． 回路記述　応用編　３
19． 回路記述　応用編　４
20． 回路記述　応用編　５
21． 回路設計コンテスト　�T　１〜５
22． 回路設計コンテスト　�U　１〜５
キーワード	HDL、VHDL、Verilog-HDL、論理合成、
教科書	小林　優「Design Wave Basic 改訂 入門Verilog HDL記述」CQ出版(2004)
参考書	森岡澄夫「Design Wave Book HDLによる高性能ディジタル回路設計」CQ出版(2004)
小山高専の教育方針�@〜�Eとの対応		�C
技術者教育プログラムの学習・教育目標
（A-2）　専門知識を専門工学分野の問題に応用して解くことができる。
JABEE基準１の（１）との関係			(d(2-a)), (d(2-d))
カリキュラム中の位置づけ
前年度までの関連科目			電子計算機
現学年の関連科目			信号処理、ディジタル回路、情報工学実験、卒業研究
次年度以降の関連科目			なし
連絡事項
１．講義を中心として、適宜課題を与える。 　２．理解困難な点は随時学習相談に応じる。電子メールでも受け付ける。
シラバス作成年月日：平成19年2月8日